職位描述
Verilog數字前端開發數字前端驗證數字前端設計
崗位職責：
參與芯片前端數字模塊的設計開發，仿真，驗證以及綜合工作。
任職要求：
1. 微電子等相關專業本科及以上學歷，良好的英文讀，寫能力。
2. 一年以上基于Verilog 和 RTL的芯片設計經驗。
3. 熟悉數字電路設計流程，能獨立完成模塊設計。
4. 獨立完成電路仿真測試計劃及代碼開發。
5. 能熟練使用Verilog XL, ModelSim, NC-Verilog, and VCS 。
6. 熟悉UNIX 環境和Shell 和其它腳本語言如Perl, Tcl。
7. 會使用版本控制和bug tracking工具。
8. 低功耗電路設計設計經驗。
9、歡迎優秀應屆生加入。
職位福利：定期體檢、周末雙休、定期團建、節日福利、五險一金、帶薪年假、績效獎金、年底雙薪
工作地點
無錫市新吳區菱湖大道 111 號無錫軟件園天鵝座C座20樓
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職位發布者
潘女士/人事專員
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江蘇珞珈聚芯集成電路設計有限公司江蘇集萃智能集成電路設計技術研究所有限公司是江蘇省產業技術研究院下屬的由無錫高新區與集成電路領域***專家團隊共建的研究所。研究所將圍繞著集成電路設計核心技術的研發，集成電路設計優秀團隊的引入和孵化，以及依靠資本力量扶持優秀集成電路領域創新企業等三個方面，開展高效的市場化運作;同時研究所還建設了集成電路產業服務平臺，提供設計工具，測試，流片等一整套產業化服務。研究所期盼在集成電路領域擁有豐富成功經驗的優秀人才的加入，共同為我國集成電路產業振興，增強我國在集成電路領域的國際競爭力做出應有的貢獻。
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